Synchronizace cache na SMP je nutna --- co je vsak uplne zbytecne a ubira tam vykon je specifikace, ze ostatni procesory musi videt zapisy jednoho procesoru v poradi, v jakem byly provedeny. --- kdysi to intel tak specifikoval, pri programovani je to celkem k nicemu (jedine uziti teto featury je, ze pri pousteni spinlocku neni treba atomicka instrukce) a kremiku to asi spotrebuje spousty. Vsecky ne-x86 procesory maji tohle poradi nespecifikovano.
BTW. na te PCI existuje drat, kterym by bus-master mohl signalizovat, ze nechce synchronizovat cache? Nebo je to az na PCIe? Nebo to muze delat jenom chipset a mimo nej jsou cache synchronizovany? Docela by me zajimalo, kde vsude mam problemy tohoto typu ocekavat.
Názor k článku
Komiks: Velikonoční koleda
