Názory k článku
Mikroprocesory s architekturou RISC - čipy Motorola řady 88000 (88k)

Ten prilozeny obrazok servera Data General AViiON je zavadzajuci, pretoze toto je zobrazeny model uz z radu AV3000, ktory bol uz postaveny na CPU PentiumPRO. CPU Motorola 88100 pouzivali predosle modely AV4000 (1-2 CPU) az AV8000 (2-8 CPU), CPU 88110 pouzivala vyssia rada AV5500 (1-2 CPU) az AV8500 (2-8 CPU), najvyssi model bol AV25000 (2-32 CPU). Je pravda, ze ked sme povodny AV4100 nahradili modelom AV8500, tak nam zakaznik volal, ze mu padaju procesy, pretoze ich vykonanie sa skratilo z minut az desiatok minut na desatiny sekundy ...
Bohuzial original obrazkom uz prispiet nemozem, pretoze posledny kus som dal do srotu pred par rokmi.

Neskor Data General (svojho casu 6. vyrobca RISC a mainframe serverov na svete) prestala pouzivat CPU Motorola a zacala pouzivat najskor Pentium133, Pentium166 a neskor PentiumPRO 200. Servery boli osadene 1 - 64 CPU a pouzivali NUMA architekturu (vlastny klon). Potom firmu odkupilo EMC a divizia AViiON sa postupne utlmila, prezila iba divizia CLARiiON, ktora dodnes vyraba diskove polia.

Na serveroch AViiON a ich DG/UX unixe som vyrastol (potichu zamacknuta slzicka ...)

Mockrat dekuji za prinosne doplneni clanku. S temi fotografiemi je to skoda, mohly se pridat, protoze jsem jinak s hledanim volne dostupnych fotek nemel moc stesti.

A viete, zde mate stastie? Spomenul som si, ze kedysi nam na jednom AV4625 bezal firemny ERP a z dovodu uchovania udajov ten stroj este stale drzim v pivnici (uz by som sice nemusel, ale zabudli sme nan ...:-))

Takze Vam posielam na mail cerstve original fotografie (fotene pred par minutami) zo stale funkcneho AV4625 aj s par detailami na vnutorne creva - ide o dvojprocesorovy server s CPU Motorola M88100, 256MB RAM a osadeny aj doskou s 2 x 8 RS232 portami (boxy s 8 x DB25 konektormi pripajanymi cez SCSI porty).

Ak by ste mali zaujem aj o original prirucky ku poslednej RISC verzii operacneho systemu DG-UX 4.20, mam aj tie ...:-)
Mal som este kopec administratorskej a programatorskej dokumentacie (vratane programatorskej na urovni strojovych instrukcii), ale to som uz dal pred cca 5 rokmi do zberu - bolo toho hadam aj 40kg ...

S implementaciou out-of-order firmy obcas experimentuju, okrem Intel Atom, ktory je in-order oproti inym Intel procesorom je zaujimave, ako to riesila IBM v Power architekture:

Power 5 out-of-order
Power 6 in-order
Power 7 out-of-order

je to mozno tym, ze architektura Power6 bola urcena na specialne pouzitie v procesoroch Cell a Xboxoch (neviem, ze by sa pouzila inde, ale ak ano, tak ma opravte) a out of order bol obetovany na vrub nizsej ceny s tym, ze bude k dispozicii vysoko optimalizujuci prekladac, ktory instrukcie nasklada presne tak, ako to bude najlepsie (ostatne pri existencii jedneho procesora by vytvorenie vysoko optimalizujuceho prekladaca nemal byt snad az tak velky problem).

Power6 sa pouzivala/pouziva aj v Pseries servroch na ktorych bezi AIX a Linux.

Ona totiz implementace out-of-order skutecne stoji hodne. Myslim tim plochu na cipu, takze se nekdy vyplati tuto plochu (=urcity pocet tranzistoru, kdyz to zjednodusim) "obetovat" napriklad na L1 cache, vice registrovych oken nebo treba dalsi ALU, podle toho, k cemu se procesor vyuziva.

V idealnim svete by se mohlo resit hotspot-like technologii nebo rekompilaci zdrojaku pro dany procesor (protoze kvalitni kompilator by mel pripadne kolize resit, kdyz bude mit dost registru), ale my nezijeme v idealnim svete ze? ;-)