Hlavní navigace

Názor k článku Instrukční sada procesorových jader s otevřenou architekturou RISC-V od atarist - Ale jo, to vime, akorat s tim ted...

  • Článek je starý, nové názory již nelze přidávat.
  • 6. 11. 2015 23:52

    atarist (neregistrovaný)

    Ale jo, to vime, akorat s tim ted nejde (u Intelu) uz nic moc delat, protoze to vychazi z pozadavku z davne minulosti. Tehdy, jeste na stare dobre B0B0, se vyplatilo delat smycky pres dcr(dec)+jnz s tim, ze dec nemenila C (pozdeji na 8086 CF), protoze se mohl pouzit pro prenos informaci mezi iteracemi. Nejaky posun bitoveho pole napriklad. No ale ted se na tuto CISC architekturu ladujou RISCove vlastnosti a hned jsou tady flags stalls apod.

    Jinak nemate uplne pravdu, protoze prave priznaky tam pridavaji dalsi zavilosti mezi instrukcemi, takze to ovlivni superskalarni zpracovani. Ostatne sam Intel na to ma silene dlouhy manual, co a jak se muze a nemuze parovat. Na cistem RISCu toto moc nehrozi, tam samozrejme zavislosti jsou taky, ovsem mezi registry, kterych je hafo (a tady je i jeden z duvodu, proc existuje zero registr a proc to neni to stejne, jako kdyz se jen rekne, ze napriklad r0 bude mit 0 protoze se tak dohodneme - neni to totez :-)