Hlavní navigace

Mooreův zákon a jeho šance na přežití nadcházejících let

9. 12. 2022
Doba čtení: 10 minut

Sdílet

 Autor: Depositphotos
Co přijde, už tušíme. Intel své plány nastínil po návratu Pata Gelsingera a nově je komentuje šéfka technologického vývoje v Intelu Ann B. Kelleher(ová). Proč se ale výroba čipů tak moc proměňuje?

Předně mi úvodem dovolte vedle samotného odkazu na zdroj informací od Ann Kelleher(ové) z Intelu odbýt několik drobností. Za prvé nyní neřešme, nakolik její povídání je spíše marketingovým záměrem na upoutání pozornosti v době, kdy AMD dává na trh procesory rodiny Zen 4 a uvádí Radeony RX 7000 architektury RDNA3, či naopak obsahuje informace o výrobních technologiích přeci jen již podloženější objektivní realitou ve firemních laboratořích, která už je něčím víc než přísliby CEO Pata Glesingera z doby před rokem a tři čtvrtě. Není to zas tolik podstatné.

Víme totiž několik už po léta nezměněných faktů. Jedním z nich je skutečnost, že nejlepší výrobní procesy má TSMC a Intel se snaží dohnat skluz. Druhým je, že sice Samsung možná vyrábí nejvíc čipů (o prvenství se tu a tam přetahuje právě s Intelem), ale ani jeho výrobní procesy nedosahují kvalit Intelu. Třetím pak holá skutečnost, že bez tzv. EUV skenerů holandské společnosti ASML by dnes nikdo z uvedených nevyrobil ani jediný slušný wafer s čipy. Čtvrtým pak, že sama ASML by nebyla schopná tyto skenery produkovat bez unikátních schopností optických mágů ve společnosti ZEISS. Toto jsou holá fakt případu, který se pokusím v následujících odstavcích trošku osvětlit.

Mooreův zákon je víceméně mrtev

Gordon Moore byl úžasný člověk a skvělý odborník. Jeho predikce zlepšování čipů se držela velmi dlouho, jen tu a tam bylo potřeba mírně přiohnout konstantu udávající dobu, po jaké ke zdvojnásobení počtu tranzistorů na čipu dojde. Ale dnes už něco takového nemá smysl tvrdit. Ano, stále vznikají obří monolitické čipy jako GPU Nvidia, která atakují tzv reticle limit (maximální velikost plochy, kterou lze osvitovat přes masku, aniž by defektnost výroby nebyla nepřekonatelná) – aktuálně se udává 33×26mm, tedy 858 mm².

Dnešní Nvidia AD102 (GeForce RTX 4090) má 76,3 miliardy tranzistorů a je vyráběn 4nm (5nm) procesem TSMC (proces N4 je víceméně evolucí N5). GeForce RTX 2080 Ti (18,6 mld.tr., 12nm TSMC) měla před 4 lety čip velikosti 754 mm², Nvidia TITAN V (21 mld.tr., 12nm TSMC) před 5 lety dokonce 815 mm², což bylo už fakt nebezpečně blízko limitu a Nvidia se do těchto oblastí už nikdy nepustila. Počet tranzistorů na čipu tedy stále roste, ale udržitelnost v tom nemůže spatřovat nikdo, kdo si do rovnice přidá i cenu karty a její spotřebu. RTX 4090 stojí kolem 50 tisíc Kč a papá i 450 či dokonce 600 W, až se jí taví napájecí konektor.

Náklady a rychlost výroby

V následujícím textu vycházím z mnoha kompilátů, které na kanálu Asianometry pravidelně publikuje jeho autor. V případě hlubšího zájmu o toto téma jej vřele doporučuji, i kdyby jen jako dobře sestavený rozcestník na další zdroje. A nyní k věci.

Proč jsou nové grafické karty tak drahé, má několik důvodů. Významnou roli hraje i výrobní hledisko, které ani do budoucna nebude lepší. Problém je mimo jiné v rychlosti výroby, neboli kolik waferů lze za hodinu na dané lince vybavené EUV skenerem od ASML vyrobit.

Aktuální výrobní proces TSMC N5 používá typicky ve výrobě čipů 14 až 15 EUV vrstev, to znamená nutnost takového počtu osvitů waferu skrze masku. N4 je jeho mírnou evolucí, ale už nyní TSMC pracuje s 3nm procesem označeným N3. Ten používá 20 až 25 EUV vrstev, tedy u něj dále roste doba výroby jednoho waferu a také výrobní náklady na čip.

Už 5nm wafer stojí 17 tisíc USD, což představuje nárůst +80% oproti předchozí generaci a N3 je na tom ještě hůře. A zlevnění je možné jedině zvýšením rychlosti produkce. Jenže pokud se nepodaří vyřešit jisté fyzikální problémy s dalším zmenšováním rozměrů vyráběných tranzistorů, bude k EUV osvitům v rostoucím počtu muset nastoupit i tzv. multi-patterning, a tedy další zhoršení o X-násobek času.

Zvýšení počtu vyrobených waferů by tak TSMC mohla řešit zprovozňováním dalších a dalších výrobních linek. To vyžaduje nákup dalších a dalších EUV skenerů od ASML. Ale ASML těžko může dodávat víc EUV strojů než dodává, jede už tak ve výrobě „na 105%“.

Nový typ EUV na cestě

Zvýšení počtu výrobních linek je znouzectnost, která léčí následek, nikoli příčinu. Je potřeba, aby EUV skenery byl schopny jet rychleji. Je potřeba High-NA EUV, tedy EUV stroje s vyšší numerickou aperturou. Je to jediný parametr, se kterým je ASML schopna v Rayleighově rovnici pohnout správným směrem, neb koeficient k1 je již dnes prakticky na svém limitu, o změně vlnové délky osvitového zdroje v tuto chvíli nemůže být řeč (jsme rádi, že lze používat 13,5nm EUV světlo a prohnat ho soustavou zrcadel od ZEISSe a fotolitografickou masku na wafer).

Aktuální EUV skener ASML Twinscan NXE:3600D má hodnotu NA rovnou 0,33, z čehož plyne parametr 26nm pitch (5nm TSMC potřebuje aspoň 28nm pitch, takže toto vyhovuje). Skener je schopen vyrábět 160 waferů za hodinu, ale pro 3nm už podle všeho bude muset nastoupit zmíněný multi-patterning, který násobně zpomalí celou výrobu. ASML se už řadu let na tento problém připravuje a vyvíjí High-NA EUV skener, aktuálně označený jako EXE:5000. Ten bude disponovat NA = 0,55, tedy schopen využívat 16nm pitch (a navíc bude dělat méně defektů). To se ale bavíme o 3nm a následných procesech, tedy ještě – v terminologii Intelu – před-Angstromové éře.

ASML přitom ve vývoji High-NA skeneru řeší několik zásadních problémů (neboli zatím ještě není hotovo). Prvním je optika, konkrétně složitost konstrukce odrazových zrcadel optického zdroje (dodává ZEISS). Zrcadlo bude mít velikost až 1 metr s nepřesností povrchu na úrovni 1 pikometru (jako kdyby planeta Země s průměrem ~12 700 km měla Mount Everest vysoký zlomek milimetru).

Druhým problémem je i dnes používané zvětšení osvitové masky 4:1, kdy se 132×104mm maska promítá na onu limitní oblast 33×26mm výsledného čipu. Jen tak tak se toto dá realizovat s 6° rozptylem EUV zdroje u NA 0,33. Pro High-NA 0,55 by byl rozptyl už příliš velký a maska se neotiskovala na čip v přijatelné kvalitě. Proto s High-NA nastane přechod na vyšší zvětšení, tedy konkrétně 8:1, neboli maska bude stejná jako dnes, ale obraz se bude promítat na menší plochu čipu (16,5×13mm).

Jenže s tímhle bude trval příliš dlouho, než EUV skener projde celým waferem – připomeňme, že vzroste počet čipů na waferu, tedy počet osvitů, a navíc se zvětšuje počet osvitů pro každý čip. Roste zde tedy řádově doba strávená výrobou jednoho waferu, což je ekonomicky neúnosné.Masku nelze zvětšit, něco takového nejsme schopni vyrábět (nebo by to bylo naprosto neekonomické), což potvrzuje sám ZEISS.

Řešení tohoto problému nachází inspiraci ve filmovém průmyslu. Tam, kde filmaři pro specifické a velmi širokoúhlé podání scény používají anamorfické objektivy, nasadí high-NA EUV také anamorfickou projekci. Zkrátka v jedné ose se bude používat 4× zmenšení masky na výsledný čip a v druhé ose 8× zmenšení. Maska tak bude současně osvitovat nikoli čtvrtinu, ale polovinu původní oblasti čipu a propustnost skrze výrobní linku tak neklesne čtyřikrát, ale jen dvakrát.

Na anamorfní technologii se pracuje už skoro 10 let.

Dále ještě ASML řeší problém s osvitem fotoresistivní vrstvy na křemíkovém substrátu přes výše uvedenou masku. S High-NA přichází též nutnost ztenčení této fotoresistivní osvitované vrstvy, jinak by hrozil její kolaps (některý z výrobních defektů, kdy se struktura neudrží v daném tvaru, protože je příliš těžká a například „spadne na podkladový křemík dříve, než je vymyta a vytvrzena). Potřebná tloušťka aktuálního materiálu je závislá na parametru pitch (pro 16nm pitch je potřeba 20nm tloušťka fotoresistivní vrstvy). Výrobci technologií, se kterými výrobci čipů spolupracují, tak nyní zkouší různé nové materiály, které by umožnily používat menší tloušťky struktur. Řešení však teprve hledají.

Pojďme čipy rozdělit do čipletů

Tolik jen největší potíže ve vývoji výrobní technologie. I kdyby nakonec vše výše uvedené bylo odladěno k dokonalosti a bylo možné dostatečně rychle s dostatečnou výtěžností vyrábět kvanta čipů – ať již v TSMC, Intelu či jinde – pořád budeme narážet na to, že u plošně většího čipu se prostě vyskytuje více defektů. Čip bez defektu neexistuje.

Už Gordon Moore blahé paměti hovořil o tom, že se může ukázat výhodnějším vyrábět slepence menších, samostatně pouzdřených a propojených čipů / die, než vše rvát na jeden obří čip. Nic nového, IBM měla experimentální produkty v podobě multi-chip-module už v 80. letech, od POWER2 v 90. letech to používala běžněji a první použití lepení více čipů sahá snad až do 70. let.

Ostatně kdysi slavné grafické akcelerátory 3Dfx Voodoo také dělily funkcionalitu „GPU“ do samostatných čipů – u první generace dvou (plus RAMDAC pro variantu Rush), u druhé generace Voodoo 2 tří. Tehdy to byla nutnost (nikdo neuměl vyrobit takový grafický čip v jednom kuse, to přišlo u 3Dfx až s Banshee / Voodoo 3). Dnes je naopak výhodnější dávat k sobě čiplety (i když 16jádrový Ryzen by klidně mohl být na jednom čipu).

Jenže tehdy šlo o osazování více samostatně zapouzdřených kusů křemíku na jeden společný podklad, což představovalo problém z hlediska délky vzájemného propojení čipů a tudíž komunikační rychlosti. Stejně jako když Muskův Starlink dosahuje lepšího pingu a vyšší propustnosti, než tomu je při komunikaci s geostacionárními družicemi. Fyzická vzdálenost je zde určujícím faktorem, protože jak dobře víme, tak nic se ve vesmíru nešíří rychleji než světlo (snad jedině kvantová provázanost, drby či blbá nálada).

Navíc to nebylo nutné. Ještě pár dekád dokázali výrobci zlepšovat technologie tak rychle, že vyrábění monolitických procesorů nebylo zásadně limitováno. Nyní jsme už asi 5–8 let na stropu. AMD to dokazuje od prvních čipletových Zenů, procesorů EPYC 1. generace – všechna čest, přešla na čiplety právě včas (klobouk dolů před Lisou Su a jejími inženýry). Intel to dokazuje od prvních post-Skylake procesorů, kdy musel navýšit počet CPU jader ze 4 postupně na 6–8–10 a procesory Intelu se staly nenasytnými – zkrátka už narazil na strop výroby monolitických čipů a nebyl schopen škálovat.

Oba tito výrobci dokazují, co ví celý průmysl už dávno a věděl to i Gordon Moore: je konečná pro velké monolitické čipy, jejich výroba a provoz je jen za cenu obřích kompromisů (viz posledních několik generací hi-end GPU Nvidia) a svět musí přejít na čiplety a jiné formy pouzdření více die do jednoho celku.

Co se chystá

Před pár desítkami let znamenalo „lepení čipletů“ to, že někdo (třeba IBM či Xilinx) vzal víc kusí víceméně samostatných procesorů a nalepil je na jedno pouzdro, které je propojovalo externí pomalou sběrnicí. Podobně Intel tvořil více-jádrové procesory slepením méně-jádrových už v době Pentia D či Core 2 Quad (zatímco AMD se trápila s monolitickými Phenomy X4). Nakonec to byla AMD, kdo rozdělil procesory na 7nm čiplety a 12nm I/O propojovátko a zahájila éru čipletovou naplno.

Dnes víme, že vedle tohoto propojování čipletů se vyvíjí propojování i vertikální, kdy budou kousky křemíku ležet na sobě a budou propojeny napřímo (ostatně i v oblasti pamětí Samsung technologii TSV - through silicon via - vyvíjí již mnoho let). Intel už pár let hovoří o svém svatém grálu slepování, produktech rodiny Ponte Vecchio nesoucích desítky křemíkových plátečků od mnoha různých výrobců poslepovaných dohromady jím vyvíjenou pouzdřící technologií, včetně pár kousků, které budou v megaslepenci sloužit k odvodu/rozptylu produkovaného tepla.

Intel zde využívá jak 2,5D vrstvení (termín používaný pro spojování čipletů v jedné vrstvě), tak 3D vrstvení (právě ono propojování na sobě ležících čipletů) a také vlstní řešení pro rozvod napájení do jednotlivých čipletů (Intel PowerVia). Vše navíc vždy doprovází informací o tom, kterak bude současně přecházet z technologie FinFET na technologii, které TSMC říká GAAFET, Samsung zase MBCFET a Intel po svém RibbonFET.

UX DAy - tip 2

Dovolte mi dnes nezabíhat do těchto pojmů Intelu, byly dostatečně rozebrány během Patova oznámení po nástupu do Intelu a navíc je poslední roky dobré Intelu nevěřit žádné datumy uvedené v roadmapách. Vyčkejme, s čím přijde on a co tou dobou bude mít k dispozici TSMC.

Výše uvedené problémy s výtěžností výroby, reticle limitem, přechodem na High-NA, zhoršením rychlosti výroby kvůli multi-patterningu ale řeší oba čipoví giganti, stejně jako jihokorejský Samsung. A pokud je nevyřeší dostatečně rychle, bude buď opět potřeba pohnout časovou konstantou Mooreova zákona, nebo jej konečně prohlásit za odebraný do věčných lovišť.

Byl pro vás článek přínosný?

Autor článku

Příznivec open-source rád píšící i o ne-IT tématech. Odpůrce softwarových patentů a omezování občanských svobod ve prospěch korporací.