Hlavní navigace

Vlákno názorů ke zprávičce Mac a 4 Intel CPU od Mirek - Nekde jsem cetl, ze u intelovske verze multiprocesorovych...

  • Aktualita je stará, nové názory již nelze přidávat.
  • 12. 10. 2005 7:33

    Mirek (neregistrovaný)
    Nekde jsem cetl, ze u intelovske verze multiprocesorovych stroju je obrovsky problem pri IO operacich to, ze vsechny probihaji pres jeden bridge. Tzn. pamet , PCI i CPU mezi sebou pres jeden kanal. Diky tomu vykon na jeden procesor pri rustu poctu procesoru vyrazne KLESA. Pry. Vi o tom nekdo vice?
  • 12. 10. 2005 9:16

    Tomáš Šimek
    Zkušenosti mám jen empirické

    1) Na WXP máme ještě DOS úlohu, v jakémsi RDBMS Dataflex, který WXP neumí přerušit i když se třeba čeká na klávesu (někde v Dataflexu se cyklí dokola). Pokud se pustí, WXP to nechutně zpomalí (i vykreslování oken atd.) Když jsme tam normální Celeron vyměnili za Celeron D s HT, problém byl vyřešen (to té doby, než kolegu napadlo pustit si dvě instance :)).

    2) Mám dva systémy s intel duál CPU server deskou intel (SE7520BD2) v tom Xeon 3.0GHz/800, 1MB Cache, v jednom 2x. S nějakým starým jádrem 2.6.6asi s podporou SMP byl výkon DOST slabý (bežná činost), slabší než s defaultním jádrem z debiana. S 2.6.12 s podporou SMP+HT výkon hodně narostl, tak jsem to tak nechal.

    Nijak jsem to neměřil, ani nezkoumal, jsou to opravdu spíše dojmy
  • 12. 10. 2005 10:16

    Frantisek Rysanek (neregistrovaný)
    Ano, vykon na jeden procesor v SMP systemech obecne klesa, protoze celkovy vykon se s pridavanim poctu procesoru zvysuje mene nez primo umerne. Jak spravne rikate, je to zpusobeno sdilenim kapacity sbernic (FSB, PCI, RAM) pres spolecny PCI host bridge a spolecny radic pameti, a taky nutnosti udrzovat koherenci on-chip cachi navzajem mezi procesory. Plus k tomu pristupuje obecna problematika paralelizace vypocetnich uloh.

    Pokud se nepletu, od tohoto intelskeho modelu se ve svete PC odchylila pouze firma AMD, ktera ma pametovy radic integrovany v procesoru. Takze SMP system od AMD se chova trochu jako NUMA. Ale osobne si vubec nejsem jist, jestli si toho je vedomo napriklad Linuxove nebo wokenni jadro, a jestli podle toho mapuje lokalnim procesum lokalni stranky fyzicke RAM, nebo jestli to vsecko chroupe jednotnymi schedulery a strankovanim, ktere jsou kompatibilni s "Intel MPS Spec" a na zvlastnosti architektury AMD neberou ohled.

    Pokud bychom uvazovali o zavedeni nekolika paralelnich PCI host bridgu do SMP systemu, nevim, jak by takovy system vypadal, a zda by se takova vec dala implantovat do monoisticke PC architektury. Spis bych laickyma ocima videl moznost pouzit v north bridgi nejakou neblokujici matici (M segmentu FSB x N segmentu PCI x O segmentu RAM). Zkuste se mrknout do datasheetu Intelskeho cipsetu 8500...
  • 13. 10. 2005 7:17

    XOR
    V podstate tak nejak jsem si to predstavoval. Ta informace byla, tusim, z toms' hardware. Testovali tam vykon multiprocesorovych stanic Intel vs. AMD a podle vysledku toho testu (tusim ze na Suse Linuxu) to vypada, ze linuxovy scheduler je na AMD optimalizovany. Z toho, pomerne hrubeho, vysvetleni tam vyplynulo to co pisete vyse o Intelu a co se tyka AMD tam to spise pripominalo usporadani do matice, kdy procesory komunikovaly primo s pameti a i naprimo navzajem sami se sebou. Pres jejich specifickou sbernici HyperTransport. Tenhle clanek byl impuls k tomu abychom pozdeji poridili server na AMD Opteron, ktery ted bez vetsich problemu provozujeme. Pisu "bez vetsich" protoze nejake drobnejsi se objevily s PHP.