Názory k článku Navrhujeme a vyrábíme vlastní CPU: mikroarchitektura procesoru

Chtelo by to uvest i nejake obecne parametry - treba kolik ma ta soucasna uarch IPC, resp. kolik trvaji urcite skupiny instrukci taktu hodin (soudim ze tam neni vyuzit pipelining), a zda se nektere veci deji soucasne (treba interface zbernice jak dela 8-bit transakce, zda to dela na pozadi, nebo se tvrde na nej ceka).

kolik trvaji urcite skupiny instrukci taktu hodin

Jestli dobře počítám, tak většina instrukcí trvá 5 taktů. Load z paměti přidá 3 (load 1 B) nebo 4 (load 2 B) takty. Store přidá 1 nebo 2 takty. Zpracování instrukcí probíhá sekvenčně, jediný "náznak pileliningu" je ve čtení dvoubytových hodnot z paměti, kde čtení druhého bytu začíná hned ve druhém taktu, zároveň s čekáním na první byte.

Autor článku má mou velkou úctu, že v době, kdy převažuje programování v HTML, Javě, ..., etc., se dokáže věnovat úrovni nižší, než je assembler. Smekám a salutuji oběma rukama.

Někdo ty systémy navrhuje a nutně musí navrhovat i dnes jakkoliv se říká, že návrhu komplexních CPU dnes skutečně rozumí (a to bez přehánění) deset patnáct lidí na světě. Navíc různí lidé mají různé koníčky a zájmy.

Jo, kdyz je to popsano takto polopate, tak tomuto navrhu (omezeni na sekvencni zpracovani + ta stavebnice) rozumim i ja. Diky.

Ty FPGA jsou hustý. Postavím si HDLC řadič.