Vlákno názorů k článku Statické a dynamické paměti od Clock - Ja jsem cet ze u DRAM je to...
-
Clock (neregistrovaný)Ja jsem cet ze u DRAM je to slozitejsi. Vodice jsou dvojite jako symetricke vedeni a vedou do diferencialniho zesilovace
ktery se pri cteni zapoji s kladnou zpetnou vazbou. Vse je to od vyroby peclive vyladene aby to bylo symetricke. Diferencialni linka se zkratne takze na + i - dratu je stejne napeti a ted je to jako kulicka navrch kopecku.
V tom okamziku se pripoji kondenzator ktery kulicku jakoby vychyli a ono se to preklopi bud na jednu nebo na druhou stranu. Bez toho by to nefungovalo protoze kapacita kondu je prilis mala a linky jsou prilis dlouhe a maji prilis vysokou kapacitu. -
Pavel TišnovskýZlatý podporovatelNo je pravda, ze kdyz si clovek precte, kolik ma nejaka DRAM tranzistoru a podeli to poctem bitu, tak u nekterych vyrobcu vychazi hodnoty okolo 2,1. To 0,1 je na ridici logiku (vybery sloupcu a radku, refresh). Takze mozna jo - k tomu kondiku muzou byt pripojeny tranzistory z obou stran a vest k differencialnimu zesilovaci. -
pl (neregistrovaný)Snad si jeste pamatuju, co na Vavrika s Dudackem ucili:
Cteci zesilovac je zapojen jako diferencialni zesilovac s kladnou zpetnou vazbou. Jeden vstup je veden z pametove bunky, druhy z referencni bunky, ktera je spolecna pro cely sloupec. Po vyselektovani radku se tyto obvody preklopi do stavu odpovidajicimu stavu zapsanemu do prislusneho radku. Tim obnovi naboj v pametovem kondenzatoru a zesili signal pro vystup. Cela cteci struktura ma par tranzistoru, snad jeste nekde najdu schema z obrazku.
