Vlákno názorů k článku Navrhujeme a vyrábíme vlastní CPU: kolik nás to bude stát a proč to chceme? od Maor - Nic proti autorovi, ať si každý dělá v...

Nic proti autorovi, ať si každý dělá v jazyku, který mu vyhovuje.

Nechápu ten fetiš českých akademiků na VHDL. Celej svět už dávno přešel na system verilog.

To jste hodne vedle... zdravi vas VHDL z ceske komerce ,)

To mate jako s C - pokud mate existujici codebase, toolchain a cilite na multiplatformovost, tak je blbost delat zmenu jazyka jen proto, ze je neco momentalne v trendu.

Tak ono právě mimo ČR potkat projekt ve VHDL není moc běžné a mimo Evropu nevím o nikom, kdo by VHDL používal. Komerční nástroje právě upouští od podpory VHDL, protože to firmy prakticky nepoužívají. Např naprostá většina RISC-V jader je verilogu případně system verilogu, těch pár projektů ve VHDL je z Evropy a upřímně o nich ví asi jen autoři té tabulky
https://github.com/riscvarchive/riscv-cores-list

Ať si každý používá co mu vyhovuje, ale většina firem už jede system verilog

25. 2. 2025, 13:54 editováno autorem komentáře

Pracuji v evropskem nadnarodnim koncernu (600k+ zamestnancu) a co vim, tak vsichni jedeme ve VHDL.

Nás zase učili, že VHDL je spíše používané v Evropě a verilog v USA.

Já zase nechápu, když někdo na základě jakýchsi svých pochybných subjektivních dojmů činí zevšeobecňující závěry o "celém světě".

Osobně mám raději Verilog a používám ho na své bastlení, ale profesionálně (jeden korporát telekomunikace, druhý korporát průmyslová automatizace) to bylo v obou případech VHDL. Musím uznat, že ukecanost VHDL je částečně kompenzována tím, že když to projde bez chyb, tak to velmi pravděpodobně bude i něco dělat. Za sebe však tvrdím, že je mi to spíše protivné. Ovšem z pohledu čitelnosti a přehlednosti to má své přednosti, takže akademickou fetiš naprosto chápu. Asi jako svého času Pascal jakožto čitelný a pedantický výukový jazyk a C jazyk pro praktickou práci.

Jak jsem napsal v článku, vybral jsem si jazyk používaný v knize, podle které jsem začínal první pokusy s FPGA. Verilog a System Verilog neznám, proto je nechci hodnotit. Ale podle mých zkušeností s programováním dokáží jazyky, které dělají hodně kontrol staticky při překladu, ušetřit dost času při pozdějším ladění.

Na system verilogu je problém celkem tagická podpora nástrojů.
Na OSS není nic, a nástroje výrobců často podporují jen nějaký subset. Takže se na ton těžko píše přenostiletný k=od.
Já píšu většinou ve VHDL a testbeche v SV.