DIky za serial. Mozna si ho cely vytisknu a budu si ho cist jako inspiraci vecer pred spanim. I kdyz pochybuju, ze se dokopu neco podobneho po Vas zkouset, je to hodne prace a studovani. Ale je to hodne zajimave, propracovat se od vlastniho CPU az k asm programu pro nej.
Kdyz uz jste nakousl ty bugy v navrhu: da se to VHDL nejak unit testovat?
Ano.. jmenuje se to test-bench, nebo testovaci vektory, a u slusneho vyvoje jejich psani tvori i 80-90% casu na projektu :D
Vsechny HDL veci ktere jdou do kremiku se simuluji jako ze fakt poradne.
Temer vsechno sloziteho HDL se testuje skrze simulace.
Bez simulaci se daji delat jednoduche veci - a presto sem tam udelat chybu.
Rekl bych ze jsem delal tak prumerne slozite veci (kamerove rozhrani, formatovani dat, zpracovani obrazu, baleni/paketizaci) bez testovani - ale pristupoval jsem k tomu hodne rozdrobene, abych drzel tu jednoduchost/ne-slozitost na uzde - a jeste mel k dispozici hw pro hardware in a loop vyvoj.. ale presto se nasel bug jednou za tyden kde to bylo jasny z logickeho analyzatoru a pohledem do kodu a jednou za mesic jsem "potupne" musel prepsat onen selhavajici pripad, protoze to zrejme nebylo - ale pak jak to clovek muze testovat v ramci vterin na cyklus, nez puvodnich 30min skrze hw.. tak pak bug najde celkem rychle.
Ano, je to neprofesionalni pristup, ale ve vysledku je trial&error rychlejsi, protoze pozadavek co se vyrabi nebyl pevne danej a vznikalo to postupne - pokud ale existuje velice exaktni specifikace, je mozne si naplanovat vyvoj vcetne simulaci. Idealne aby je ale udelal nekdo jinej - aby se predeslo dvojitym chybam.
Kdyz uz jste nakousl ty bugy v navrhu: da se to VHDL nejak unit testovat?
Ano, existuje několik možností, jak testovat návrh obvodu ve VHDL.