Vlákno názorů k článku Nová třída zranitelností se týká většiny procesorů Intel od roku 2011 od Adam Přibyl - Kdo se HW trochu zabyva, vi, ze tyto...

Kdo se HW trochu zabyva, vi, ze tyto chyby byly a budou, jen ted najednou se na tom delaji doktoraty.... je to svym zpusobe dobre, ale reseni je snad jedine FPGA a moznost opravovat architekturu - i kdyz mircocode nejake opravy taky umoznuje a FPGA nakonec taky neni bez chyb...

Áno ale z tohto na nás kuká iný problém

Univerzita: Intel se nás snažil uplatit, abychom zatajili RIDL
před 40 minutami

Bezpečnostní výzkumníci z Vrije Universiteit Amsterdam, se totiž nechali slyšet, že se je Intel pokusil uplatit. Žádal po nich zatajení bezpečnostní slabiny RIDL objevené v loňském roce a veřejně odhalené nyní v polovině května. Nizozemský Nieuwe Rotterdamsche Courant publikoval zprávu, ve které je popsána nabídka $40 000 dolarů ze strany Intelu, pokud přistoupí na požadavky Intelu a situaci bagatelizují či zamlčí. Dokumentuje i následné navýšení nabídky částkou $80 000 poté, co výzkumníci první nabídku odmítli. Ti ovšem odmítli i druhou nabídku a jednání Intelu po skončení NDA zveřejnili.
https://diit.cz/clanek/univerzita-intel-se-nas-snazil-uplatit-abychom-zatajili-ridl

S tými ponukami sa splietli o 2-3 rády najmenej...

80 čoho? Kíl melónov?

Tak tohle sem taky nepochopil. Jako ze "chudyho" studenta utahnu na vareny nudli? Zverejnenim se jim tahle castka obratem vrati, protoze bezpecnostni firmy po nich okamzite skoci.

Problém Krzanicha byl hlavně, že prodal akcie ještě předtím než se meltdown dostal na veřejnost.

Jinak logicky v Intelu se současné zranitelnosti snaží co nejvíce zbagatelizovat, nebylo by tedy divné, když by vydali benchy, které by byly zámerně postaveny tak, aby se v nich po aplikovaných opravách projevovaly co nejmenší dopady na výkon.

FPGA je pri soucasne fazi vyvoje cpu s pozadovsnem vykonu nejen zcela mimo misu, ale zcela mimo prostor toalet...
Takove reseni by dnes bylo nechutne pomale a neefektivno. Bylo by treba i prekopat architekturu a rozlozit to na x FPGA neni vyvinout nejake hyper FPGA. Dalsi nevyhoda z toho plynouci je hodne vysoka spotreba.
ASIC bude jeste dlouho hrat primarni ulohu. Minimalne 20 let urcite. Osobne verim v kombinaci open risc architektur a FPGA na specializovane ulohy.

Bohuzel software zkompilovatelny a nadefinovany primo do programovatelneho FPGA - resp. Automatizovane navrzeni hw dle zadani v high level jazyku nikdo ted moc neresi a je jednodussi nechat voffce delat pro startupy business klikaci a smatlaci blbitka smatlafouny.

Vicemene by se s vami dalo souhlasit (mate od me palec nahoru) a to asi s tim, ze obecne cpu v FPGA je a dlouho zustane blbost, krome microcontoleru, nicmene prave tam bude asi nejvetsi problem Vami zminena cca 70% vyssi spotreba energie na FPGA. Nicmene na specializovane ulohy je FPGA nenahraditelna v tuto chvili, ASIC je pro vetsinu firem financne nedostupny.

A ted se dostaneme k navrhu ve vyssim jazyku, tam nemate zdaleka pravdu, proto mame HLS (High Level Synthesis):
1) c/c++/ system c - viz SpectraQ od Altera a Vivado HLx od Xilinx, nicmene nepsanym prukopnikem asi byl Handel-C
2) MATLAB ma podporu FPGA uz ani nevim jak dlouho (4 roky?)
3) CHISEL (Scala)

pak se jeste muzeme dostat k vecem typu Transport Triggered Architecture (TTA) - je to hodne podobne VLIW.
Zde je k dispozici napriklad opensource TTA-based Co-Design Environment (TCE), to vam umozni bezet vysoce paralelizovane tasky na FPGA, kdy pro TTA architekturu je k podpora v LLVM. Zde je take podpora v POCL Portable Computing Language (MIT licence, opensource implementace OpenCL 1.2 s nekterymi 2.0 features)
vice informaci najdete na http://openasip.org/

ja bych si FPGA predstavoval v mem notebooku jako configurable HW, takovy obecny prvek na PCI sbernici s nevydanymi moznostmi, ale to uz je z jineho soudku.

Jen dodavam ze nejsem FPGA professional a jen si s tim obcasne doma hraju.