Vlákno názorů k článku
PCI Express 7.0 v roce 2025, opět dvojnásobné zrychlení
od MaraST78 - No, popravdě je mi to jedno. A nemyslím,...
-
No, popravdě je mi to jedno. A nemyslím, že jenom mně.
Tohle pravidelný zdvojnásobování výkonu by mělo být mrtvý jak disco, ale není.
Nehledě na to, že kromě dvou specifických uživatelských scénařů (profi a "pro gamers", ehm ehm) to ani nemá význam.Ne, nemám Apple v oblibě, ale ten analogicky podobnej přístup k HW a potažmo na ten konkrétní HW psanej SW jako na Amize mi v dnešní době připadá mnohem rozumnější.
Můj zdroj je 10 let starej OCZ, CPU je i7 4790 s 16GB RAM. Nevím o ničem, na co by mi to běžně nestačilo. Teda jo, někerý 60fps HDR 4K, ať už h265 nebo AV1.
NVdec se o to postará, teda na 1660Ti kromě AV1. Ale třeba 2560x1440 HDR AV1 udělá skrz lidav1d i7 4790 plynule taky. Aaah, jo, no to je fuk.Škoda, že x86 CPU jsou pořád relativně levný a dostupný. Kdyby na tom byly jako třeba konzole, bylo by to lepší. Dýl by se psal SW pro průměrnej Joe HW, kterej by byl tím pádem o dost starší. No kdo ví, třeba se to "zlepší". :D
-
"kromě dvou specifických uživatelských scénařů (profi a "pro gamers", ehm ehm) to ani nemá význam."
Jste na omylu. Není podstatné kolik se procpe skrz pciexněco, ale skrz jednu linku. Protože připojit cokoli jednou linkou je levnější, než to připojit jakýmkoli větším počtem linek. Tam to přínos stále má.
-
Jak P_V napsal, pokud stačí kapacita jen jedné linky, je PCI-e zařízení jednodušší (tj. levnější) a pro stejný počet zařízení stačí méně linek (což je poměrně nedostatkový asset i v moderních čipsetech).
Při spojování více linek do jednoho datového toku opět vyvstávají problémy s paralelní komunikací, data musí různými cestami přicházet ve stejný čas. Pokud mi to rychlost technologie umožní, vždy dám přednost jednomu rychlému sériovému streamu než čtyřem o čtvrtinové rychlosti.
Dnes používají NVMe disky pro plný výkon obvykle čtyři PCI-e linky (samozřejmě umí jet i na méně). Pokud bude jen jedna, ušetří se linky pro jiné periférie a zařízení budou moci být jednodušší.
23. 6. 2022, 08:57 editováno autorem komentáře
-
Prvni generace PCIe tolerovala rozdil mezi linkami 20ns, to mate fyzicky 3 metry rozdilu.. takze rozhodne zde neplati vase
"Při spojování více linek do jednoho datového toku opět vyvstávají problémy s paralelní komunikací, data musí různými cestami přicházet ve stejný čas"
(gen 1/2/3 lane to lane skew: 20 / 8 / 6 ns) ... takze u Gen3 (8GT/s) je povolenej rozdil porad cca metr :-)
-
Díky za užitečné upřesnění. Takže všechny linkové přijímače mají své buffery a spojení linek probíhá až po nakešování přibližně 8GT/s * 6 ns = 42 transakcí. 6ns je jeden tick 166MHz hodin nebo zpoždění jednoho prvku nějaké základní FPGA, to mi pořád přijde technicky celkem náročné udržet synchronní.
-
6ns v pripade 8GT/s je opravdu 48 bitu. Ale pro 8GT/s mame 128/130 kodovani, takze se prenese za tu dobu cca jen tretina slova. A spojuji se data az v te paralelni domene (128b@62.5MHz), takze efektivni rozdil je "1/3 taktu", tj v digitalnim svete je to spozdeni prakticky 0. (tech bufferu co kolem toho jsou, je cca na desitky). Takze metrove spozdeni nehraje zadnou roli.
Ty tolerance jsou na dalsich vrstvach jeste vyssi, viz napr. Replay buffer (celkove to PCIe ma podobne vlastnosti jako TCP/IP - ztraceny paket se zopakuje s vedlejsim efektem spomaleni prenosu, pripadne pomale odpovedi z jedne strany nejsou zadny problem)
23. 6. 2022, 14:28 editováno autorem komentáře
-
rozhodne to vliv na cenu mit bude. Neco muze byt a bude i za licence hotovych bloku kodu/hw pro fpga, asic. Velky hraci si to treba udelaj in-house ale mensi to nebudou programovat od zacatku a koupi "komponentu" pro fpga a samozrejme cim slozitejsi tim vic si nechaji zaplatit. Vic linek je i slozitejsi navrh pcb. Nejde to proste nejak natahat a riakt si ze to pojede kdyz mam toleranci metr. Vic linek, vetsi ruseni, reseni integrity signalu, return current, mozna vic vrstev, vic prace, vic zkusenosti, vic mista.
