Názory k článku
Western Digital může uvést PLC SSD už v roce 2025
-
Co to znamena ze klesa zivotnost kdyz rozlisujeme vice urovni napeti? Prestavuju si to tak ze pri nabiti bunky jiz nedostanu napeti v ramci nejakych toleranci, ale ponekud bokem.?
(V tom pripade by se pro bunku dal nekde ukladat korekcni koefficient, ze misto 0.3 V mam pri cteni ocekavat jen 0.25 V. Problem je ze by ulozeni korekcniho koefiicentu stalo vice mista nez kolik bunka poskytuje :) ) -
Přesně tak. Buňka se nabíjí tunelováním na nějaké napětí, tím procesem se postupně opotřebuje (tuneluje se poměrně vysokým napětím, kolem 10 V, a izolační vrstvu to postupně degraduje, začínají prosakovat elektrony). Čím víc úrovní napětí musíte od sebe odlišit, tím míň prostoru na toleranci tam máte.
-
V odkazovanem clanku je:
"The incremental gain is not quite as much when we are going from 4 to 5 bits on the same cell, so you are getting [25%]," said Sivaram. "To get that gain you are sacrificing a lot, you need additional redundancy, additional ECC, so the net gain supposed to the performance loss may not be quite as desirable." -
Pokud dosud do buňky uložíte 4 bity a přidáte jeden, tedy na celkem 5, tak je to logicky 25% navíc oproti stávajícímu SSD. Ale protože do buněk neukládáte fyzikálně jednotlivé bity, ale kombinace 5 bitů, tak musíte rozlišovat 32 úrovní napětí.
Pro představu. Jeden bit na buňku je jasný. 1 - napětí x, 0 - napětí nula.
2 bity na buňku znamenají že můžou nastat kombinace bitů 0,0; 0,1; 1,0; 1,1, tedy 4 kombinace, tedy potřebujete uložit 4 různá napětí. 1x; 0.66x; 0.33x; 0x
Pro každý další bit navíc se to komplikuje, takže pro 5 bitů potřebujete už rozlišit 32 různých napětí.
