Čistě teoretická otázka pro zamyšlení. Pokud se někdo rozhodne udělat multicore čip z RISC-V nebo OpenRISCu, bude to díky veřejnému review odolné vůči těm chybám a útokům, o kterých si můžeme přečíst například hned v článku vedle? Nebo je prostě multicore (se sdílenou L2/L3 cache) vždycky "odsouzen" k tomu, aby tam byly mezi jádry info leaky?
Díky veřejnému review rozhodně ne. Že to vidí víc očí neznamená, že si někdo chyby všimne a pokud autor připomínky ignoruje a stejně si to udělá podle sebe, bude tam i odhalená chyba. Navíc opravou jedné chyby se dá nadělat několik dalších a stane se toho nikdy nekončící cyklus. Navíc lidí, co znají HDL jazyky, není tolik, jako těch, co znají C a další jazyky pro SW, takže jich tam asi moc koukat nebude.
Pak je otázka, jak by se to všechno propojilo. Mám tady třeba Cortex-M4 s extra 64kB SRAM, dostupnou jenom z jádra (ani DMA se tam nedostane). Pokud by L1 náležela jádru, L2 byla připojená stejně jako ta CCM, bude to jiný, než když do L2 a L3 můžou oba.
No a mimo sběrnice existuje i plno dalších možností. Třeba se jedno jádro může interně skrz periferní registry, zmocnit debug unit a vysávat data... Takže taková debata bez konkrétních lidí, konkrétního use case a konkrétního designu je hodně, hodně teoretická.
No já jsem to myslel spíš tak, že komunita okolo OpenRISC a RISC-V není tlačena k tomu, aby například na další kvartál vydala nový čip, takže (opět například) nápady ohledně HT může odložit s tím, že se to musí odsimulovat a nechat chvíli uležet. Tedy pokud má HT opravdu takový význam u risců, asi ne. S tou Lx cache je to pravda, tam je to asi problém by design od začátku :/
ČLÁNKY DO MAILU