Nejsem sice elektrikar, ale stejne mi prijde, ze prave pri nevhodnem nahrazovani zakladnich funkci hradly NAND muze k temto situacim dochazet. Kdyz budu mit v jedne vetvi obvodu treba NAND hradlo a ve druhe vytvorim NOR pomoci seriove kombinace tri hradel, tak to zcela jiste bude nebezpecnejsi, nez kdybych pouzil opravdove NOR hradlo. Tohle bych prosil trochu objasnit. Jinak se mi clanek moc libil.
Opět skvělý článek, navíc jsem rád že je "od podlahy":) až k tomu přibalíte klopné obvody, bude k pochopení funkce počítače kousínek.
Hazardy vznikají a ve složitějším obvodu se jim zabránit nedá. Pokud se staví z PAL/GAL/FPGA, které jistě zmíníte, což ústí v zednickou konstrukci obvodů - napíšu si funkci a překladači render! jsou nevyhnutelné.
Bráníme se jim jednoduše, hodinovým taktem, ale to jistě předbíhám.
V Ronje hazard je tusim asi nanosekundovej hazard umyslne na budici Ethernetu, ale plni tam zadouci funkci - zpusobuje schodovite tvarovani hrany co jde do Ethernetu takze to nema tolik vysokofrekvencnich slozek ta hrana coz je zrovna zadouci. Vedlejsi efekt, co se hodi.
Mit tam PAL/GAL/FPGA, takovou uvahu provyst nemuzu.
Hazardy vznikají různým zpožděním jednotlivých typů hradel a jejich kombinací. Zabránit se jim dá různými způsoby (přidáním hradla, v nouzi RC členy) a obvykle se odstraňovat musí. Logické obvody se navrhují pomocí Karnaughových map: http://en.wikipedia.org/wiki/Karnaugh_map kde se hazardy projeví.
To nebude o moc bezpecnejsi, dokonce bych rekl prave naopak, protoze se hazard nemusi pri testech projevit a v praxi ano (jine teploty, zatizeni, obvody "horsi" rady atd.). NAND a NOR totiz muzou vevnitr vypadat jinak a mit jine zpozdeni. Reseni musi byt jedine - hodinove signaly. Druha moznost - vytvaret takove logicke funkce, u nichz k hazardum (asi mate na mysli dynamicke hazardy) nedochazi.