Vlákno názorů k článku
AMD oznámilo cenu CPU Ryzen Threadripper
od martin1397 - Chudáci majú asi tak dobrú kvalitu výrobného procesu...
-
meh (neregistrovaný)
Porad neni opraven:
https://community.amd.com/message/2796982Ja cekam, az to AMD fixne, nez koupim ThreadRipper + 4x1080TI pro Deep Learning.
-
meh (neregistrovaný)
Tady je jeste test pro segfault na Ryzenu:
https://community.amd.com/external-link.jspa?url=https%3A%2F%2Fgithub.com%2Fhayamdk%2Fryzen_segv_testVypada to tak, ze to dela segfault taky na i7-3770k :D
-
sklamaný IT FUN (neregistrovaný)
Chudáci sme my užívatelia - lebo sme odkázaný na INTEL, AMD a žiaľ aj ARM - všetky obsahujú chyby - a aj hardwarové backdoory. Už len ruský elbrus alebo čínsky longsoon - snáď rusi a číňania nie sú tak prostí ako americko-europske NWO, ktoré dáva backdoori do svojho hardwaru.
Ako fanušik IT som nesmierne sklamaný ohľadne bezpečnostneho navrhu hardwaru - ktorí použivame denno denne.
Ani si neviete predstaviť koľko som si zakladal na vypočtovej technike a teraz nemozeme mat doveru v hardware.
-
Kdyby AMD neexistovalo, dodnes jedeme na i386 na 4GHz :-) Intel sám snad nikdy nic neinovoval a mnoho věcí převzal od AMD, které udávalo směr a přicházelo s revolučními změnami.
Z poslední doby vzpomeňme obšlehnutý Phenom II, odpověď na Hyper Transport, AMD64Buďme rádi, že tu jsou... on ten Intel se fakt nikam nežene pokud nemusí.
-
Že by Intel nikdy neinovoval není pravda. Už jenom i4004 (vůbec první mikroprocesor), legendární i8080, Pentium (první superskalární mikroprocesor dostupný široké veřejnosti) a především Pentium Pro s exekucí mimo pořadí a přejmenováváním registrů, který definitivně prokázal, že CISC může výkonově nejen konkurovat RISCu, ale že má dokonce celou řadu výhod. Nemluvě o exotičtějších věcech a slepých cestách, jako byli i432, i860 až po nešťastné Itanium, kdy Intel spolu s Járou Cimrmanem prokázal světu, že tudy cesta nevede. Intel má monopolistické manýry a odírá zákazníky, o tom není sporu, ale komu čest, tomu čest. Nevím o žádné jiné firmě, která by v oblasti mikroprocesorů inovovala tolik, jako právě Intel.
-
Celkem se dá souhlasit, až na to nešťastné Itanium. To ve skutečnosti přineslo spoustu zajímavých vlastností, především v oblasti paralelního zpracování, nicméně intelu se (celkem logicky) nechtěla řešit odlišná platforma pro pár zákazníků, proto dobré vlastnosti Itanií nacpal do Xeonů a Itania zaříznul (respektive nedávno vypustil lehce inovované Itania, ale měli jen o něco větší frekvence, jinak to byla stará výrobní technologie a žádné novinky).
-
RISC (neregistrovaný)
To vykradanie: premenovanie registrov a cela 64 bit architekrura je okopirovana z RISC procesorov. Preto je vela krat 64 bitovy kod na x86 rychlejsi nez 32 bitovy. Uz len context switch - prepinanie procesov je niekolko krat rychlejsie.
Skuste si niekedy pozriet aj ine architektury ako bola Alpha od Digitalu (pochovana Compaqom a HP). Ta mala 64 bitov a 500MHz v case ked vychadzaly Pentia 200MHz.
Alebo napr. SPARC procesory. Momentalne modely M7 maju 32 jadier na frekvencii 4,13GHz a multithreading s 8 vlaknami. To znamena 256 threadov na CPU.
Ano nie su to procesory pre masy, ale odtialto sa tahaju technologie. -
Nejznámější výhodou CISCu je větší hustota kódu díky variabilní délce instrukcí. Např. na AMD64 některé primitivní instrukce představují jediný oktet. V extrémním případě to znamená, že procesor se 64bitovou sběrnicí tak během jediného taktu dokáže načíst a začít připravovat ke zpracování až osm instrukcí najednou, zatímco takový Aarch64 vždycky maximálně dvě (všechny instrukce zabírají přesně 32 bitů, včetně takových, jako je noop)
Další výhoda CISCu je to, že díky instrukcím relativně vysoké úrovně (ve srovnání s RISCem) mu k provedení téhož výpočtu často stačí méně registrů. Opět AMD64 má 16 jmenovaných registrů, naproti tomu Aarch64 jich má 32 a Itanium dokonce 128, aniž by to představovalo omezení výkonu. To ovšem znamená, že ukládání a načítání registrů při změně kontextu představuje menší objem dat, je tudíž rychlejší a méně náročný na cache. Kromě toho to dále přispívá k zhuštění kódu. Když je 16 jmenovaných registrů, tak u jednoduchých instrukcích se dvěma operandy, jako např. mov rax, rbx na AMD64 (a takových jsou mraky) k vyjádření zdrojového i cílového registru stačí přesně jeden oktet, zatímco u 32 registrů by to bylo 10 bitů, a za předpokladu, že všechno ostatní by se kódovalo stejně, by taková instrukce "proplýtvala" 6 bitů.
Těch výhod je víc, ale tohle jsou ty nejzřejmější. Tím samozřejmě nechci říct, že CISC je nutně všeobecně lepší, než RISC (není: RISC je jednodušší, menší, levnější, má menší spotřebu a je tak mnohem lepší volbou pro mikrokontroléry, mobilní a embedded zařízení), ani, že AMD64 je ideální instrukční sada (rozhodně není). Ale je pravda, že vzhledem k technologickému vývoji se nevýhody CISCu z velké části vyřešily a jeho výhody se přitom ukázaly jako důležité, alespoň u high-perf aplikací. Drtivá většina dnešních superpočítačů dneska používá CISC, přičemž na nich běží Linux, který podporuje zrovna tak spoustu různých RISCů, takže kdyby byli chtěli tam mít RISC, softwarově by to nebyl problém.
Jinak pokud vím, tak vektorové instrukce nejsou Intelí vynález, MIPS a SPARC je měli dávno před tím. Intel je jako první nasadil do procesorů pro masy, i když MMX za moc nestálo. Teprve SSE2 byla skutečná pecka a teprve AVX, pokud se nepletu, má fused mul a saturované operace a představuje tak plnohodnotný DSP.
-
Což je přesně to, oč jde v souvislosti s Pentiem Pro. Řeč je o výhodách instrukční sady CISC, a tyto jsou reálné, a protože Intel (a samozřejmě nejen Intel) předvedl, že je možné skloubit výhody RISCového jádra a současně CISCového kódu a že to nejen funguje, ale dokonce je to ukázalo jako výborný přístup, tak se to tak dneska běžně dělá. Nejen, že můj argument nepokulhává, ale se svým pokusem trollovat jste ho navíc potvrdil ;-)
-
Jenda (neregistrovaný)
Co kdyby se udělala nějaká vhodná abstraktní reprezentace RISC kódu, která by nebyla omezená instrukční sadou skutečného (a starého) HW? Tím by se zjednodušil runtime překlad, který teď procesor musí dělat znovu a znovu při každém instruction decode, a mohl by to optimalizovat kompilátor/programátor, který má víc informací než HW koukající na CISC kód.
-
Runtime překlad není problém, a kromě toho se nedělá nutně znovu a znovu. Některé procesory mají tzv. trace cache, což je cache přeloženého kódu. Na druhou stranu se ale tentýž kód někdy překládá různě podle momentální konfigurace. Podstatné je to, že ne všechno může optimalizovat kompilátor, protože některé parametry se prostě předpovídat nedají: např. latence cache, skoky atd. Jak tady bylo řečeno, Xeony jsou vnitřně velmi podobné Itaniu, ovšem s tím rozdílem, že instrukční sloty se ládují dynamicky z fronty přeložených instrukcí, a tato fronta se navíc krmí ze dvou nezávislých softwarových vláken (neboť hyperthreading není nic jiného). U Itania se toto provádí staticky kompilátorem, což je značně problematické a je to ten důvod, proč Xeon v praxi funguje nekonečně líp, než Itanium.
Jinak abstraktní instručkní sady se samozřejmě běžně používají: JVM, LLVM, Dalvik apod. Byly pokusy takové věci implementovat jako dekodér přímo v CPU (např. Jazelle) ale v praxi to nemá téměř žádný smysl. Nahradit existující instrukční sadou jinou (ať už abstraktní nebo ne) je nemyslitelné, protože by to znamenalo ztrátu zpětné kompatibility, a mít to jako fičuru navíc (jako v případě Jazelle) je jenom zbytečné plýtvání tranzistory, protože není problém takovou abstraktní sadu softwarově přeložit na tu, kterou CPU umí dekódovat. V praxi se jasně ukázalo, že existující instrukční sady nijak nedrží procesory zpět, protože právě díky dynamickému překladu to nijak neomezuje další vývoj jádra.
Jinak se musím přiznat, že mi není jasný smysl vašeho nápadu mít abstraktní RISC. Když už abstraktní instrukční sada, tak ať je vyšší úrovně, aby šla dobře dynamicky optimalizovat. Výhody RISCu jsou v jednodušším návrhu jádra, absolutně ne v instrukční sadě.
-
Revolucny out of order execution v Pentium Pro sa objavil o 2 roky skor napr. v beznej verejnosti dostupnom PPC601 (a o rok skor v Cyrixoch), premenovanie registrov Intel nepriniesol ako prvy ani na platformu x86, tam to bol Cyrix, aj AMD malo tuto featuru skor i ked je pravda ze ju ziskali kupou fy NextGen.
Jedine, co Intel podla mna ukazal je to, ze ak sa nasypu ohromne peniaze do vyvoja procesov (pretoze Intel bol dlhu dobu #1 vo vyrobnych procesoch, o tom ziadna) a na procesor sa prilepi obria cache, tak sa aj s mizernou, balastom prerastenou a zastaralou architekturou da konkurovat modernejsim a cistejsim designom.
Aj ak by CISC fundamentalne nejake vyhodu oproti RISC mal, tak Intel akykolvek potencial tejto vyhody eliminuje tym, ake overengeneered a turbokomplikovane tie mechanizmy su.
-
Peter FodrekZlatý podporovatel
Podla terminu uvadzania nemusi
AMD si chválí výtěžnost, 80 % Ryzenů je plně funkčních
22. 5. 2017
Serverové procesory Epyc ve svém nejvyšší konfiguraci nabídnou 32 jader. Aby takový produkt mohl vzniknout, je potřeba čtyř kousků křemíku s plně funkčními osmi jádry. To ale zřejmě nebude problém…Podle zdrojů redakce italského webu bits'n'chips si AMD nemůže stěžovat na výrobu procesorů Ryzen, respektive osmijádrových modelů Zeppelin. Přes 80 % vyrobených křemíkových čipů je totiž bezvadných, mají aktivních a nepoškozených všech osm jader. To je při 14nm procesu GlobalFoundries výborný výsledek - není to zase až tak dlouho, co se o jeho výtěžnosti nemluvilo zrovna v superlativech. Evidentně se jej ale podařilo dobře vyladit.
I když nejde o zprávu oficiálního charakteru, je poměrně uvěřitelná. Už s ohledem na chování AMD, respektive na plány, které ohlásila. Ryzen 3, který má aktivní jen 4 jádra z 8 a k tomu omezenou kapacitu L3 cache, zatím není vydaný a ještě nějakou dobu nebude
http://diit.cz/clanek/amd-si-chvali-vyteznost-ryzenu -
r (neregistrovaný)
Nejsou, Ryzeny jsou slozeny ze 2 modulu kde kazdy ma 4 jadra (1 modul = 1 kus kremiku = 4 jadra). Ryzeny R7 jsou 8 jadrove (4+4). Ryzeny R5 jsou 6 jadrove kde ma kazdy modul deaktivovane 1 jadro (tedy 3+3) s vyjimkou nejnizsiho modelu ktery je 4 jadrovy (2+2). Ryzeny R3 budou taky ze 2 modulu, kde ale kazdy modul bude mit deaktivovane 2 jadra (tedy 2+2). A uvadeji to tak pozde prave z toho duvodu ze maji (relativne) malo defektnich jader. Tam kde je v modulu vada ovlivnujici 1 jadro, jde modul do R5. Do R3 jdou jen ty moduly ktery maji vadu ovlivnujici 2 jadra v modulu. Jinymy slovy, moduly v Ryzenech jsou vzdy symetricke.
V AMD, vedomi si sveho uspechu s radou Ryzen (R7 predevsim), zatim nemuseji pro nizsi modely davat plne funkcni moduly vypnute SW cestou (moduly bez defektu).Jine to bude az zacnou vyrabet Ryzen APU, kde maji byt nativni 4 jadrove (= 1 modul) + grafika v jednom kremiku, tam pak kdyz bude vada v graficke casti (a nepujde deaktivovat cast grafickych jader pro nizsi model) muzou jit takto defektni kremiky do R3 jako nativni 4 jadra. Je otazkou ale zda to bude pod stejnym oznacenim jako nynejsi R3.
