Myslím, že Cortex-A72 L1 má ECC povinně a L2 nepovinně:
https://www.systemonchips.com/arm-cortex-a72-l1-l2-cache-ecc-risks-and-troubleshooting-guide/
25. 8. 2025, 09:59 editováno autorem komentáře
Moznost preklopeni tam prece neni vyloucena ani tak.
Jiste je u 6T designu tezsi ho preklopit nez treba u 4T, ktery se pouziva na vyssi kapacity.
Ona ta citlivost zalezi na technologii.. kdyz mate neco, co pracuje s proudem radove vyssim nez je naboj castice (bipolarni io), tak zasah bude na urovni sumu. Ale pokud mate veci postavene aby pracovali na zaklade naboje/napeti - a jeste k tomu maleho, tak zasah nese energii srovnatelnou s pracovnim objemem, dojde ke zmene informace.
Drtiva vetsina dnesnich vetsich SRAM ECC ve skutecnosti ma.
Na to dva duvody - jenak se sram bunky delaji velmi huste - typicky za hranici DRC daneho procesu - pak staci necistota pod kontaktem gate a bunka je nespolehliva. Druhy dovod je spotreba, pri tech Ghz, na kterych to bezi se casto pracuje s malym rozdilem napeti - treba jen 50-150mV - protoze preklapet cele Vcore by pekelne zralo na takovych frekvencich.
Je pak levnejsi udelat to takto a pridat ECC blok - coz navic dost radikalne zvysuje vyteznost - SRAM cache zabira hodne plochy ktremiku, a je dost pravdepodobne, ze se defekt trefi prave tam.
Vestavene ECC resi vsechny tyhle problemy.
25. 8. 2025, 15:03 editováno autorem komentáře